華為、'タオの法則'の最大の弱点である発熱問題を解決…3ナノ級を近日公開

中国の大手IT企業、華為（ファーウェイ）は、昨年5月に提唱した『タオの法則』の致命的な弱点である発熱問題を解決したと主張している。

アメリカの制裁により、半導体製造の核心機器であるEUV（極紫外線）露光装置の中国への輸入が不可能な状況で、華為はEUV露光装置なしで『タオの法則』を利用し、5年以内に1.4ナノ性能の半導体を生産するというビジョンを発表した。タオの法則は、回路の線幅を縮小せずにロジックフォールディング設計を適用し、集積度を増加させるという概念である。しかし、ロジックフォールディング設計を採用すると発熱問題が発生するとの指摘もあった。

華為の半導体事業部長である何庭波（ホ・チョンパ）は、4日、中国科学院傘下の論文プレプリントプラットフォーム「チャイナキューブ（ChinaXiv）」に『タオの法則』に関する改訂論文を投稿したと、上海証券報が7日に伝えた。何事業部長は、昨年5月25日に初めて論文を発表し、7月に2回目の改訂版を出した後、4か月以内に3回目の論文を改訂した。

論文は、ロジックフォールディング技術がチップの電力消費と発熱に与える影響を集中して説明し、『麒麟（キリン）2026』チップの実測データを根拠に示した。従来の通念では、活性トランジスタを垂直に多く積み重ねると、単位面積当たりの電力密度が高まり、発熱負担が増加するとされていた。しかし、論文によれば、麒麟2026のテスト結果では、トランジスタ密度の上昇が電力消費の増加に必ずしもつながらないことが明らかになった。論文によると、麒麟2026はトランジスタ密度が55%向上したにもかかわらず、同じ性能条件下で神経網処理装置（NPU）、グラフィック処理装置（GPU）、中央処理装置（CPU）の性能コアの電力消費がそれぞれ66%、58%、41%減少した。

何事業部長は、チップのエネルギー消費の大部分はトランジスタの演算過程ではなく、チップ内部でデータと信号が行き交う伝送過程で発生すると説明した。ロジックフォールディングは、平面上で長く続いていた配線を上下層間の短い垂直接続に変え、信号伝達経路を短縮し、相互接続キャパシタンスとエネルギー消費を低下させるというものである。ただし、論文はロジックフォールディングの採用自体が低電力を保証するものではないと述べている。

華為のロジックフォールディング技術が適用された最初のチップは麒麟2026である。麒麟2026は、従来の平面的な2D論理設計を単層から2層構造に拡張する方式のロジックフォールディングを適用した。麒麟2026は、今年秋に発売される華為のフラッグシップスマートフォン「Mate 90シリーズ」に搭載されると予想されている。麒麟2026は、従来の7ナノプロセスで製造されるが、その性能は3ナノ級であるとの見方も出ている。

* この記事はAIによって翻訳されました。

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