SKハイニックスが2026年、第6世代HBM(広帯域メモリー・HBM4)Dラム量産計画を明らかにした中、米国現地で開かれたNVIDIA行事で具体的な性能向上幅を公開した。 HBM技術の主導権を巡ってサムスン電子・マイクロンと競争が一層激しくなる中、「1等HBM会社」というタイトルを守るための歩みと解説される。
21日、半導体業界によると、SKハイニックスは米国カリフォルニア州サンノゼで開かれたNVIDIA GTC 2024行事に参加し、「生成AIとスーパーコンピュータ(HPC)のための第5世代HBM(HBM3E)価値提案」特別セッションを行った。 HBM専門家のファン·ヒョンテックリーダーが行った今回のセッションで、SKハイニックスはHBM3E技術とともに、HBM4技術ロードマップを公開した。
HBMは複数のチップを積み、上下にデータ通路(TSV・シリコン貫通電極)を貫通し、帯域幅を従来のGDDR(グラフィックダブルデータレートメモリ)Dラムより大きく向上した次世代Dラムだ。 帯域幅は時間当り伝送できるデータ量を意味する。
特に、人工知能(AI)モデルを学習するためには半導体コアとDラムがリアルタイムで早くデータをやり取りしなければならないだけに、学習用AI半導体にはHBMが必須とされる。
SKハイニックスによると、HBM4はHBM3Eと比べて帯域幅は1.4倍増え、電力消耗は70%水準に減る。 HBM3E帯域幅が1秒当たり1.18TB(テラバイト)だった点を考慮すれば、1秒当たり1.65TB以上の帯域幅を備えるものと期待される。 電力消耗も電源電圧（VDD）基準で1.1V（ボルト）から0.8V水準に減少する見通しだ。 積むチップの数も従来の8段から16段へと劇的に拡大し、Dラムの厚さはそのまま維持する。
収率を向上させ、発熱を減らすために製造方式(HBM Package)も「次世代(Advanced)MR-MUF」から「ハイブリッドボンディング」に転換する。 ハイブリッドボンディングは、チップを積む時に電気を通じるようにする伝導性突起(バンプ)をなくし、チップを直接貼り付けてデータ伝送速度と積層効率性を引き上げる技術だ。
従来はNVIDIA・AMDなどAI半導体企業中心だったHBM顧客も自動運転車メーカーなどに拡大するという抱負を明らかにした。 それだけHBMの生産能力(キャパ)と収率確保に自信があるという意味と解釈される。
ただ、SKハイニックスの関係者は今回の発表で公開したHBM4の性能が確定したわけではないと強調した。 NVIDIAなど主要顧客会社の要請に合わせて性能がさらに向上する可能性があるという説明だ。 実際、第3世代HBM(HBM2E)以降、HBM Dラムの性能は主要顧客であるNVIDIAの要請に合わせて向上する場合が多かった。
サムスン電子も今年2月、世界最大の半導体学術行事「ISSCC 2024」でHBM4開発計画を明かにした。 これによると、サムスン電子のHBM4は帯域幅が前作より66%増えた1秒当たり2TBを目標にし、積むチップの数も16段に拡大し、最大48GB容量を支援する計画だ。
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