KAISTの研究チームが、AI半導体の性能を向上させ、電力消費を削減できる次世代メモリ素子技術を開発した。半導体を上に積み重ねる3次元構造の根本的な弱点とされていた欠陥問題を解決したことが特徴である。
KAISTは、20日、電気電子工学部のクォン・ジミン教授の研究チームがUNISTや延世大学など国内の研究者と共同で、次世代メモリ素子である酸化物垂直チャネルトランジスタ（VCT）の欠陥を減らし、性能と安定性を大幅に向上させる新しい多層層間絶縁膜構造を開発したと発表した。
DRAMは、過去数十年にわたり素子のサイズを縮小し、同じ面積により多くのデータを保存し、電力消費を低下させる方向で進化してきた。しかし、半導体を平面で小さくし続ける方法が物理的限界に近づく中、素子を上に積み重ねて集積度を高める3次元構造が注目されている。
VCTは、電流が流れるチャネルを従来の水平方向ではなく垂直方向に設計した素子であり、限られた面積により多くの素子を配置できるため、高集積メモリの実現に有利である。チャネル素材として酸化物半導体を使用することで、電流漏れ現象も大幅に減少させることができる。
問題は、酸化物半導体内部で酸素原子が存在すべき場所が空いてしまう「酸素空孔」現象であった。この空きが増えると、半導体の電気的特性が変化し、素子が安定して動作することが難しくなる。しかし、酸素を無制限に供給すると、酸素が金属電極まで移動し、電極が酸化されて性能が低下する副作用があるため、酸素の移動を精密に制御する技術が必要であった。
研究チームはこれを解決するために、窒化シリコン・二酸化シリコン・窒化シリコン（SiN・SiO₂・SiN）で構成された新しい多層層間絶縁膜を開発した。この絶縁膜を単なる電気遮断用途を超えて酸素の移動を制御する「酸素トンネル」として活用し、酸素が必要な酸化物半導体の方には移動を許可し、酸化してはいけない電極の方には移動を抑制した。
その結果、研究チームは酸化物VCT分野で世界最高水準の電流の流れとデータ保持時間を達成した。素子に1000万回（10⁷）以上の動作ストレスをかけた後でも、しきい値電圧の変化は50ミリボルト（mV）以下にとどまり、高い動作安定性も確認された。研究チームはさらに、従来のシリコンベースのCMOS半導体と新しい酸化物半導体を組み合わせる技術も実現し、システム性能を評価した。
今回の技術は、メモリとプロセッサが分離されているため、演算時にデータをやり取りしなければならない従来の構造の限界を超え、メモリ内部または隣接した場所で演算を行うコンピュートインメモリ（CIM）技術の性能を向上させるのに活用されると予想される。
クォン・ジミン教授は「高層ビルを高く建てるには、階数を増やすことと同じくらい、建物を安定的に作ることが重要であるように、3次元半導体も多く積み重ねながら安定的に動作させることが核心である」と述べ、「今回の技術はAI演算速度を高めながら電力消費を削減する次世代メモリ半導体の開発を加速させると期待される」と語った。
今回の研究には、KAISTのキム・ファンホ研究員が第一著者として、イ・ヨンウ・チョン・ハクスン博士とクォン・ジミン教授が通信著者として参加した。△UNIST △延世大学 △韓国化学研究院 △ソウル科学技術大学 △ソウル大学の研究者も共同研究に参加した。
研究結果は、材料科学分野の国際学術誌『アドバンスト・ファンクショナル・マテリアルズ』に5月20日掲載され、学術的な重要性と独創性が認められ、表紙論文に選ばれた。
* この記事はAIによって翻訳されました。
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