サムスン電子はロジック半導体の集積度の限界を垂直積層技術で突破した。メモリ半導体で活用されていた積層の概念をロジック半導体トランジスタに適用し、単位面積当たりの集積度を高める新しい構造を実現した。
17日、サムスン電子によると、同社半導体研究所は今月アメリカで開催された半導体学会VLSIシンポジウムで、業界最小サイズの垂直積層トランジスタである3D Stacked FETを初めて実装したと発表した。この論文は2026 VLSIシンポジウムのベストペーパーに選定された。
VLSIシンポジウムはIEDM、ISSCCとともに世界三大半導体学会の一つとされている。世界中の半導体専門家が次世代素子やプロセス技術を発表する場である。サムスン電子の今回の成果は、微細化の限界に直面しているロジック半導体の新しい構造を提示した点で、学界と業界の注目を集めた。
今回の技術の核心は、従来の平面配置のトランジスタを上下に積み重ねたことである。サムスン電子は各層にナノシートチャネルを3つ適用し、電流が流れる通路を広げた。また、上下のトランジスタが電気的に干渉しないように中間絶縁層を開発した。
半導体業界はこれまでトランジスタをより小さくする方法で性能を向上させてきた。しかし、素子間隔が狭くなるほど絶縁層も薄くなり、電気的干渉問題が大きくなる。水平方向の微細化だけでは、もはや集積度を引き上げることが難しくなった。
サムスン電子はこの限界を垂直積層で解決した。トランジスタを上下に積み重ねることで、同じ面積により多くの素子を配置できる。理論的には単位面積当たりの集積度が2倍になる効果がある。NANDフラッシュのV-NANDやDRAMのHBMが垂直積層で面積の限界を突破したように、ロジック半導体でも同様の技術転換が始まった。
ゲート間隔も縮小した。今回の論文発表前まで業界最小ゲートピッチは48nmであった。サムスン電子の研究チームはこれを42nmまで引き下げ、新たな基準を提示した。ゲートピッチはトランジスタ一つの横幅を示す指標であり、値が小さいほど同じ面積により多くのトランジスタを配置できる。
サムスン電子は今回の構造がAIや高性能コンピューティング（HPC）用の次世代ロジック半導体に適していると見ている。垂直積層構造を適用することで、同じ面積内に入るトランジスタ数が増え、電力効率も改善される。従来のプロセス世代転換での性能改善幅が通常15%程度であるのに対し、垂直積層は理論的に性能を100%引き上げることができると説明されている。
電力効率も重要な要素である。AI半導体はより多くの演算をより低い電力で処理する必要がある。データセンターの電力負担が増大する中で、チップ面積と電力効率を同時に改善できる素子構造は次世代ロジック半導体競争の重要な変数となる可能性がある。
サムスン電子半導体研究所Logic TDチームの權旭賢マスターはニュースルームのインタビューで「42nmゲート間隔はトランジスタ一つの横幅を示している」と述べ、「当社の論文が発表される前まで業界最小サイズは48nmであり、当社が発表した42nmは現在までの産業界で世界初の実装された世界最小サイズのトランジスタである」と説明した。
研究チームは今回の成果を実際の製品化への出発点と見ている。權マスターは「今回の研究はロジック製品を構成する最も基本単位であるn型・p型トランジスタを垂直に積層したものであり、建築に例えるならばレンガを作ったものである」と述べ、今後リングオシレーターやSRAMなど実際の回路実装に向けた後続研究を続ける意向を示した。
サムスン電子は今回の研究を通じてロジック半導体の競争軸が水平微細化から垂直積層に拡大する可能性を示唆した。AI半導体とHPCチップの競争が激化する中で、より小さな面積でより高い性能と電力効率を実現する技術力が次世代プロセス競争の核心として浮上している。
* この記事はAIによって翻訳されました。
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