サムスン電子が10ナノ級6世代(D1c)微細工程を適用したDラムチップの開発に成功した。 D1cチップは、高帯域幅メモリー（HBM）ダイの生産工程技術として活用され、今後、HBM4（第6世代高帯域幅メモリー）の開発にも弾みがつく一方、グローバルDラム競争が本格化することになった。
30日、業界に詳しい関係者によると、サムスン電子・半導体（DS、デバイスソリューション）部門のメモリー事業部は同日午後、第6世代DラムのD1c開発に成功し、内部的にPRA（Production Readiness Approval）を終えた。 PRAとは、工程中に内部基準を満たした製品に対して量産しても良いという承認が出たことを意味する。
D1cは最新型Dラムに該当する。 10ナノ級以下超微細工程（約12~13nm以下）に分類され、回路線幅によって1x（1世代）、1y（2世代）、1z（3世代）、1a（4世代）、1b（5世代）、1c（6世代）などに細分化される。
先立って昨年8月、ライバル会社であるSKハイニックスが世界で初めてD1cの開発に成功し、技術競争でリードしたが、サムスン電子も下半期前に技術開発を確定し、グローバルDラム競争を本格的に展開できる契機を用意した。
D1cからは複数層に極紫外線(EUV)の適用を拡大し、パターン精度の上昇が可能になり、該当工程を本格的に拡大することができる。
また、D1cでは次世代絶縁構造および素材改善で安定性を確保することができ、セル干渉を最小化することができ、トランジスタとコンタクト材料を変更し、漏洩電流最小化および工程精度確保を通じて新規材料として導入が可能だ。
D1cはHBM（高帯域幅メモリー）競争力とも直接的な関連がある。 HBMは複数のDラムダイを「TSV(シリコン電通管極)」技術で垂直積層して帯域幅を高め、遅延時間を減らしたメモリだ。 この時に使われるDラムチップの積層に必須的に必要な技術が最新世代Dラム工程だ。 D1cをHBM4など次世代HBMに適用することで、NVIDIAのクォールテスト(品質検証)通過にライバル会社より有利な高地に立つことができるものと期待される。
一方、サムスン電子は2021年から2年間、D1c開発に着手し、内部試作品テストを行い、2023年2月にD1cに対する世界初の検証を発表したことがある。
サムスン電子は今回のD1c開発の成功を通じ、今後、HBM4、人工知能（AI）サーバーのDラムなどへの適用拡大など、メモリーチップの拡張性を確保するものと見られる。
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