サムスン電子がライバル会社より人工知能(AI)半導体の容量拡張に有利な「12段積層HBM3E(5世代高帯域幅メモリー・Shinebolt)」Dラムを土台に、AI時代の主導権を取り戻すと宣言した。 2025年にはDラムチップを最大16段まで積んだHBM4(第6世代高帯域幅メモリー)を先制的に公開し、NVIDIA・AMDなど顧客の需要に積極的に対応する方針だ。
18日、サムスン電子・DS（デバイスソリューション・半導体）事業部はニュースルームに掲載したHBM事業担当役員インタビュー記事で、こうした未来事業計画を公開した。
サムスン電子は今年2月、業界で初めて12段積層HBM3Eの開発に成功し、第2四半期から量産すると発表している。 24Gb（ギガビット）容量Dラムチップを12個積んで作ったサムスン電子の12段HBM3Eは、24Gb（ギガビット）容量Dラムチップ8つを積んだライバル会社の8段HBM3EよりAI半導体容量の拡張に有利だ。 実際、サムスン電子12段HBM3Eは最大36GB(ギガバイト·288Gb)の容量を提供し、最大24GB(192Gb)容量を備えた8段HBM3EよりDラム容量が33%ほど多い。 AI半導体のDラム容量を拡大すれば、AI学習効率が上がり、一つのチップで運営(推論)できるAIサービスの数が増える。
サムスン電子・Dラム開発室のユン·ジェユン常務は“AIに最適化されたDラムがHBM”とし、“サムスン電子の12段HBM3Eは速度(最大10Gbps)と容量(36GB)の側面で世界最高仕様を備えた”と強調した。
それと共に、“サムスン電子は先端TC-NCF(熱圧着非伝導性接着フィルム)技術を活用し、チップ間に適用されるNCF素材の厚さを低くし、チップ間隔を減らしながら、高段積層でチップ制御技術を高度化した”とし、“その結果、Dラム発熱を最小化しながら、半導体収率(生産効率)を極大化することができた”と付け加えた。
台湾市場調査会社のトレンドフォースによると、AMDは今年第4四半期、NVIDIAは来年第1四半期に12速HBM3Eを搭載した次世代AI半導体(MI350·B200)を量産する。 サムスン電子はこれに自社の高付加価値HBMを供給することで、市場シェアを拡大し、SKハイニックスに追いつく計画だ。 業界によると、12段HBM3Eを搭載したNVIDIA・AMD AIチップは288GBの容量を備え、8段HBM3Eを搭載した既存AIチップ(192GB)よりDラム容量が33%拡大する。 これは現在、NVIDIA・AMDのAIチップが一つのコアに最大8つのHBM Dラムをパッケージング結合できるためだ。
サムスン電子・商品企画室のキム·ギョンリュン常務は“12段HBM3Eは現在、市場主要製品である8段HBM3(第4世代高帯域幅メモリー)と比較し、2.25倍大きい容量の製品”とし、“以前よりさらに少ない数のAIサーバーで超巨大言語モデル(LLM)をサービスすることができ、総所有費用(TCO·サービス運営費用)節減による顧客期待が大きい”と説明した。
サムスン電子は今後、HBM市場が顧客要求に合わせた「オーダーメード型メモリー」形態に展開されると予測した。 サムスン電子などが半導体標準(JEDEC)に合わせたDラムを納品すれば、顧客会社がこれに合わせて完成した半導体チップを作る過去の構図から抜け出し、顧客会社のチップ構造に合わせたオーダーメード型Dラムが普遍化するだろうという主張だ。
このような顧客の要求に対応するため、サムスン電子はHBM共用設計性能を強化しながら、生態系パートナーを拡大し、オーダーメード化要求に対応できる体系を作ることにした。 また、HBM品質を完璧に保証できる設計·テスト技術を確保し、電力消耗を減らせるHBM構造の研究開発に着手する。
キム常務は“(AIチップは)今後、電力消耗を減らすために処理装置とDラムの距離がさらに近づくだろう”とし“HBM4、3次元パッケージング(結合)HBM、HBM-PIM(プロセスインメモリー·処理装置+メモリー)など革新を持続するために顧客会社と持続的に議論し協力する”と明らかにした。
2025年の公開を目標に、HBM4の開発にも拍車をかける。 業界によると、サムスン電子はHBM4にDラムチップを最大16段まで積層し、48GB容量を実現し、メモリーコントローラー(制御装置)機能を備えた「ロジック(システム)ダイ」を加える計画だ。 これを通じ、HBMの核心性能である帯域幅（時間当たり伝送できるデータ量）をHBM3Eより約66%増えた2TB（テラバイト）まで拡大する計画だ。
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